Verilog on laitteiston kuvauskieli (HDL). Se on kieli, jota käytetään kuvaamaan digitaalista järjestelmää, kuten verkkokytkintä, mikroprosessoria, muistia tai flip-flopia. Voimme kuvata mitä tahansa digitaalista laitteistoa käyttämällä HDL:ää millä tahansa tasolla. HDL:ssä kuvatut mallit ovat tekniikasta riippumattomia, erittäin helppoja suunnitella ja korjata, ja ne ovat yleensä hyödyllisempiä kuin kaaviot, erityisesti suurille piireille.

Mikä on Verilog?

Verilog on HARDWARE DESCRIPTION LANGUAGE (HDL), jota käytetään kuvaamaan digitaalista järjestelmää, kuten verkkokytkintä tai mikroprosessoria tai muistia, flip-flopia.

Verilog kehitettiin yksinkertaistamaan prosessia ja tekemään HDL:stä kestävämmän ja joustavamman. Nykyään Verilog on suosituin HDL, jota käytetään ja harjoitetaan koko puolijohdeteollisuudessa.

HDL kehitettiin parantamaan suunnitteluprosessia antamalla insinöörien kuvata halutun laitteiston toiminnallisuutta ja antaa automaatiotyökalujen muuntaa tämän käyttäytymisen todellisiksi laitteistoelementeiksi, kuten yhdistelmäporteiksi ja sekvenssilogiikaksi.

Verilog on kuten mikä tahansa muu laitteiston kuvauskieli. Sen avulla suunnittelijat voivat suunnitella malleja joko alhaalta ylös tai ylhäältä alas -menetelmällä.

Alhaalta ylöspäin suuntautuva suunnittelu:Perinteinen elektronisen suunnittelun menetelmä on alhaalta ylöspäin. Jokainen suunnittelu suoritetaan porttitasolla käyttämällä standardiportteja. Tämä suunnittelu antaa tavan suunnitella uusia rakenteellisia, hierarkkisia suunnittelumenetelmiä.Ylhäältä alas suuntautuva muotoilu:Se mahdollistaa varhaisen testauksen, helpon eri tekniikoiden vaihtamisen ja strukturoidun järjestelmäsuunnittelun ja tarjoaa monia muita etuja.

Verilog Abstraction Levels

Verilog tukee suunnittelua useilla abstraktiotasoilla, kuten:

• Käyttäytymistaso
• Rekisteri-siirtotaso
• Portin taso

Käyttäytymistaso

Käyttäytymistaso kuvaa järjestelmää samanaikaisilla käyttäytymisalgoritmeilla. Jokainen algoritmi on peräkkäinen, mikä tarkoittaa, että se koostuu sarjasta suoritettuja käskyjä yksitellen. Toiminnot, tehtävät ja lohkot ovat pääelementtejä. Suunnitelman rakenteellista toteutusta ei huomioida.

Rekisteröidy-siirtotaso

Rekisterisiirtotasoa käyttävät suunnittelut määrittelevät piirin ominaisuudet operaatioilla ja tiedonsiirrolla rekisterien välillä.

Nykyaikainen RTL-koodin määritelmä on 'Kaikkia syntetisoitavissa olevaa koodia kutsutaan RTL-koodiksi'.

Portin taso

Järjestelmän ominaisuuksia kuvaavat loogiset linkit ja niiden ajoitusominaisuudet loogisella tasolla. Kaikki signaalit ovat erillisiä signaaleja. Niillä voi olla vain tietyt loogiset arvot (`0', '1', 'X', 'Z').

Käytettävissä olevat operaatiot ovat ennalta määritettyjä logiikkaprimitiivejä (perusportteja). Porttitason mallinnus ei ehkä ole oikea idea logiikkasuunnitteluun. Porttitason koodi luodaan käyttämällä työkaluja, kuten synteesityökaluja, ja hänen verkkolistaansa käytetään porttitason simulointiin ja taustajärjestelmään.

Verilogin historia

• Verilog HDL:n historia ulottuu 1980-luvulle, jolloin Gateway Design Automation -niminen yritys kehitti logiikkasimulaattorin, Verilog-XL:n ja laitteiston kuvauskielen.
• Cadence Design Systems osti Gatewayn vuonna 1989 ja sen myötä oikeudet kieleen ja simulaattoriin. Vuonna 1990 Cadence asetti kielen julkiseen käyttöön tarkoituksenaan, että siitä tulisi vakiokieli, ei-omistusoikeus.
• Verilog HDL:ää ylläpitää nyt voittoa tavoittelematon organisaatio, Accellera, joka syntyi Open Verilog Internationalin (OVI) ja VHDL Internationalin fuusiossa. OVI:n tehtävänä oli viedä kieli IEEE-standardointimenettelyn läpi.
• Joulukuussa 1995 Verilog HDL:stä tuli IEEE Std. 1364-1995. Vuonna 2001 julkaistiin merkittävästi uudistettu versio: IEEE Std. 1364-2001. Vuonna 2005 tehtiin uusi tarkistus, mutta tämä lisäsi vain muutamia pieniä muutoksia.
• Accellera on myös kehittänyt uuden standardin, SystemVerilogin, joka laajentaa Verilogia.
• SystemVerilogista tuli IEEE-standardi (1800-2005) vuonna 2005.

Miten Verilog on hyödyllinen?

Verilog luo abstraktiotason, joka auttaa piilottamaan sen toteutuksen ja tekniikan yksityiskohdat.

Esimerkiksi D-kiikun suunnittelu vaatisi tietoa siitä, kuinka transistorit on järjestettävä positiivisen reunan laukaisevan FF:n saavuttamiseksi ja mitkä nousu-, lasku- ja CLK-Q-ajat vaaditaan arvon lukitsemiseksi floppiin paljon muita teknologiasuuntautuneita yksityiskohtia.

Tehonhäviö, ajoitus ja kyky ajaa verkkoja ja muita floppeja vaativat myös perusteellisempaa ymmärtämistä transistorin fyysisistä ominaisuuksista.

Verilog auttaa meitä keskittymään käyttäytymiseen ja jättämään loput myöhemmin selvitettäväksi.

Edellytykset

Ennen kuin opit Verilogia, sinulla tulee olla perustiedot VLSI-suunnittelukielestä.

• Sinun pitäisi tietää, miten logiikkakaaviot toimivat, Boolen algebra, logiikkaportit, yhdistelmä- ja sekvenssipiirit, operaattorit jne.
• Sinun tulisi tietää staattisen ajoituksen analyysin käsitteet, kuten asetusaika, pitoaika, kriittinen polku, kellotaajuuden rajoitukset jne.
• ASIC ja FPGA perusteet sekä synteesi- ja simulointikonseptit.

Yleisö

Verilog-opetusohjelmamme on suunniteltu auttamaan aloittelijoita, suunnitteluinsinöörejä ja varmistusinsinöörejä, jotka ovat halukkaita oppimaan mallintamaan digitaalisia järjestelmiä Verilog HDL:ssä automaattisen synteesin mahdollistamiseksi. Tämän opetusohjelman loppuun mennessä olet hankkinut keskitason asiantuntemusta Verilogista.

Ongelma

Vakuutamme, että et löydä ongelmia Verilog-opetusohjelmassa. Mutta jos on virheitä, lähetä kysymys yhteydenottolomakkeeseen.